Danksagung

Die vorliegende Arbeit entstand während meiner Tätigkeit an der Universität Rostock am Institut für Angewandte Mikroelektronik und Datentechnik der Fakultät für Informatik und Elektrotechnik. An erster Stelle möchte ich mich ausdrücklich bei Herrn Prof. Dr. Dirk Timmermann dafür bedanken, dass er an mich geglaubt hat und mir die Möglichkeit gab, diese Arbeit anzufertigen. Die konstruktiven und wegweisenden Gespräche mit ihm haben einen wesentlichen Anteil am Zustandekommen dieser Arbeit. Ferner möchte ich mich bei Herrn Prof. Dr. Ralf Salomon bedanken, der mir ebenfalls in vielen Diskussionen wertvolle Hinweise geben konnte.

Ein ganz besonderer Dank geht an meinen Kollegen Dr. Frank Grassert, welcher einen maßgeblichen Anteil an meiner Arbeit als Wissenschaftler hat. In unzähligen fachlichen und persönlichen Gesprächen hat er mir den Weg zum wissenschaftlichen Arbeiten gezeigt und mich mit seinem Lektorat konstruktiv unterstützt. Ein Dank geht auch an meinen zweiten Edel-Kollegen Claas Cornelius, welcher mir als Zimmergenosse sowie als Lektor immer ein hochgeschätzter Gesprächspartner war. Ferner danke ich allen Studenten, die ich betreut habe und die mich bei der Anfertigung dieser Arbeit unterstützt haben. Mein Dank gilt Enrico Daum, Hagen Sämrow, Peter Kröger, Sonny Kim, Sven Trester, Tim Eickelberg und Yiding Wang. Des Weiteren möchte ich mich bei Jakob Salzmann und Jiaxi You bedanken, welche mich als Studenten und später als Kollegen unterstützten.

Ein herzlicher Dank geht auch an alle Mitarbeiter des Instituts für Angewandte Mikroelektronik und Datentechnik für das ausgesprochen angenehme und familiäre Klima. Ganz besonders bedanken möchte ich mich für die Hilfestellungen in technischen und formellen Angelegenheiten bei Edith Buchholz, Ingelore Schulz, Arndt Brzezniak, Gerd Haag und Thomas Wegner.

Bei der Anfertigung dieser Arbeit wurde ich nicht nur fachlich, sondern auch mit familiärer Wärme unterstützt. Es war und ist immer ein beruhigendes Gefühl, meine Eltern, Brüder und Großeltern hinter mir zu wissen. Darüber hinaus möchte ich meinem Vater für die wertvollen Hinweise seines Lektorats danken. Mein abschließender Dank geht an meine liebe Freundin Lorena Torres, welche viele Entbeh- rungen aufnehmen musste und doch immer mit ganzem Herzen an meiner Seite stand.

Kurzreferat

Kurzreferat

Die fortschreitende Verkleinerung der Strukturgrößen im Chipdesign ermöglicht immer höhere Integrationsdichten, wodurch die stetig steigenden Performanceanforderungen erfüllt werden können. Gleichzeitig treten jedoch in aktuellen Nanometer-Technologien Effekte in den Vordergrund, welche bisher vernachlässigt werden konnten. Dies zeigt sich insbesondere beim starken Anstieg der Leckströme innerhalb der vergangenen Technologie-Generationen. Entsprechend verursachen diese Ströme in aktuellen Schaltungen bis zu 50 % des gesamten Leistungsverbrauchs, wobei die Tendenz steigend ist. Auf Grund dieser akuten Problematik beschäftigt sich die vorliegende Arbeit mit Techniken zur Reduzierung der Leckströme in aktuellen Nanometer-Technologien. Dabei ist ein zentrales Ergebnis dieser Arbeit der „Mixed Gates“-Ansatz. Dieser basiert auf den DxCMOS-Techniken, welche sich dadurch auszeichnen, dass sie eine Leckstromreduzierung sowohl im aktiven als auch im passiven Zustand einer Schaltung ermöglichen, wobei die Performance konstant bleibt.

Die Grundideen des neuen „Mixed Gates“-Ansatzes sind der Einsatz von Transistoren mit unterschiedlichen Schwellspannungen und Gate-Oxiddicken innerhalb eines Gatters sowie die Generierung neuer Gattertypen. So ermöglicht die neue „Mixed Gates“-Technik Gatter, welche bei gleichbleibender Verzögerungszeit einen geringeren Leckstrom haben als bisherige Gatter. Ferner erlaubt der „Mi- xedGates“-Ansatz, durch einen zusätzlichen Gattertyp die Freiheitsgrade beim Optimierungsprozess der Schaltungen zu erhöhen. Somit vereint dieser neue Ansatz die Vorteile von Techniken auf Transis-tor- und Gatterebene.

Die Erarbeitung des „Mixed Gates“-Ansatzes erfolgt im Gesamtkontext einer neuen Technik auf Technologie-, Transistor- und Gatterebene in aktuellen Nanometer-Technologien. Dies beinhaltet einen Vergleich mit vorhandenen Techniken, Untersuchungen zur Technologie, die Generierung einer Gatterbibliothek, die Erarbeitung von Algorithmen zur Zuweisung der Gattertypen sowie Analysen zu den theoretischen Grenzen des Ansatzes. Das Ergebnis dieser Untersuchungen ist unter anderem eine erweiterte Transistorbibliothek, welche auf einer prädiktiven „65 nm“-Technologie beruht. Ferner werden Berechnungsmodelle für die Herleitung einer neuen Gatterbibliothek erarbeitet sowie ein neuer Zuweisungsalgorithmus entwickelt. Dieser hat im Vergleich zu bekannten Algorithmen einen deutlich geringeren Rechenaufwand bei gleichzeitig höherer Leckstromreduzierung. Vergleichend dazu wird der Einsatz von Evolutionsstrategien untersucht.

Aus den Simulationsergebnissen folgt, dass durch den „Mixed Gates“-Ansatz der Leckstrom maximal um den Faktor 5 reduziert werden kann, wobei die Performance der Schaltung konstant bleibt. Gegenüber bekannten DxCMOS-Ansätzen wird durch den neuen Ansatz der Leckstrom zusätzlich um durchschnittlich 24 % reduziert. Darüber hinaus können die in dieser Arbeit vorgenommenen Untersuchungen zum „Mixed Gates“-Ansatz auch als Grundlage für ähnliche Techniken zur Leckstromreduzierung verwendet werden.

Abstract

Abstract

The continuous scaling of CMOS technology enables higher integration density and satisfies the steadily increasing performance demands. However, in current nanometer technologies effects come to the fore which could be ignored so far. This can particularly be observed when looking at the strongly increasing leakage currents over the last technology generations. Accordingly, up to 50 % of the whole design’s power dissipation is based on these currents. Due to that acute problem, this work concentrates on techniques to reduce leakage currents in nanometer technologies. Thereby, a major result of this work is the new “Mixed Gates” approach that is based on DxCMOS techniques. These techniques stand out by reducing the leakage currents both during the active and passive design mode while maintaining the design’s performance.

The basic ideas of the new “Mixed Gates” approach are the application of different transistor types within gates and the generation of new gate types. Thereby, the transistors differ in threshold voltage and gate oxid thickness. Thus, the new “Mixed Gates” approach allows the development of new gate types with the same performance as common gates but with lower leakage currents. Furthermore, the “Mixed Gates” approach increases the degrees of freedom during the design optimization step. Hence, this new approach combines the advantages of techniques on transistor and gate level.

The new approach was developed in the context of a new technique based on technology, transistor, and gate level in current nanometer technologies. This includes a comparison with known approaches, an analysis of technology, the generation of a new gate library, the development of algorithms for assigning the gate types, as well as studies on the theoretical limits of the new approach. A result of this research is a new transistor library which is based on a predictive “65 nm” technology. Further findings are new calculation models for the gate library development and a new assignment algorithm. Compared to know algorithms this new algorithm allows higher leakage reduction at lower computational effort. In addition, this work includes comparative investigations on the application of genetic algorithms.

Simulation results indicate a leakage reduction of up to factor 5 at constant performance with the new “Mixed Gates” approach. This means that compared to common DxCMOS approaches the leakage can be reduced by additionally 24 % in average. Beyond this, the investigations on the new approach can be applied for similar leakage reduction techniques.

Inhaltsverzeichnis V

Inhaltsverzeichnis   

INHALTSVERZEICHNIS.   V

ABBILDUNGSVERZEICHNIS.   IX

TABELLENVERZEICHNIS. XIX   

ABK  ÜRZUNGS- UND FORMELZEICHENVERZEICHNIS.  XVII

1  EINLEITUNG.  1

2  GRUNDLAGEN DER CMOS-TECHNOLOGIE  3

2.1  DER MOS-TRANSISTOR.  3

2.1.1  Das Feldeffektprinzip.  3

2.1.2  Halbleiter.  4

2.1.3  Aufbau und Funktionsweise.  8

2.1.4  Kapazitäten.  16

2.2  EFFEKTE IN NANOMETER-TECHNOLOGIEN  19

2.2.1  Short channel effects (SCE)  19

2.2.2  Drain induced barrier lowering (DIBL) und punchthrough effect  20

2.2.3  Tunneling effect  22

2.2.4  Velocity saturation  25

2.3  CMOS-GATTER  28

2.3.1  Aufbau.  28

2.3.2  Verzögerungszeiten.  29

2.3.3  Dimensionierung von CMOS-Gattern  32

2.4  LEISTUNGSVERBRAUCH IN CMOS-SCHALTUNGEN  34

2.4.1  Leistungsverbrauch durch Umladevorgänge.  34

2.4.2  Leistungsverbrauch durch Kurzschlussströme.  35

2.4.3  Leistungsverbrauch durch Leckströme  36

3  ANSÄTZE ZUR REDUZIERUNG DES LECKSTROMS IN NANOMETER-  

TECHNOLOGIEN   43

3.1  DIE ABSTRAKTIONSEBENEN  43

3.2  ANSÄTZE AUF DER TECHNOLOGIEEBENE  44

3.2.1  Retrograde well  44

3.2.2  Halo-Implantate.  45

3.2.3  Offset spacer  46

Inhaltsverzeichnis VI

3.2.2  Halo-Implantate.  45

3.2.3  Offset spacer.  46

3.3  SLEEP TRANSISTORS (MTCMOS)  46

3.4  INPUT VECTOR CONTROL (IV)C  47

3.5  DUAL V TH CMOS (DVTCMOS)  48

3.6  DUAL T OX CMOS (DTOCMOS)  50

3.7  STACK FORCING  50

3.8  DYNAMISCHE SCHWELLSPANNUNG (VTCMOS)  51

3.9  MODIFIKATION DER BETRIEBSSPANNUNG.  52

3.10  VERGLEICH DER ANSÄTZE.  54

4  „MIXED-V TH /T OX “-STRUKTUREN  57

4.1  ANSÄTZE AUF GATTEREBENE UND AUF TRANSISTOREBENE.  57

4.2  SCHALTUNGEN MIT UNTERSCHIEDLICHEN GATTERTYPEN  58

4.3  DER „MIXED GATES“-ANSATZ  62

5  MODIFIZIERUNG DER TECHNOLOGIEPARAMETER  69

5.1  VORBETRACHTUNGEN UND TESTUMGEBUNG.  69

5.2  SIMULATIONSERGEBNISSE  72

5.3  AUSWAHL DER TECHNOLOGIEPARAMETER  79

6  GENERIERUNG EINER NEUEN GATTERBIBLIOTHEK  83

6.1  VORBETRACHTUNGEN  83

6.2  PARALLELSCHALTUNG MIT GEMISCHTEN TRANSISTOREN  83

6.3  GEMISCHTE TRANSISTORSTACKS  84

6.3.1  Verzögerungszeit beim Mehrsignalwechsel.  84

6.3.2  Verzögerungszeit beim Einzelsignalwechsel  88

6.3.3  Vergleich der Signalwechseltypen  91

6.3.4  Leckstrom.  91

6.3.5  Generierung gemischter Transistorstacks.  93

6.4  „MIXED GATES“-DESIGNREGELN.  95

6.4.1  Wechselwirkungen zwischen PMOS- und NMOS-Pfaden  96

6.4.2  Spezielle Pfade  96

6.4.3  Referenzzeiten  97

6.5  BEISPIELBIBLIOTHEK  98

6.5.1  Designflow  98

Inhaltsverzeichnis VII

6.5.2  Ergebnisse  98

6.5.3  Kurzschlussstrom  100

6.5.4  Störabstand.  101

7  ZUWEISUNGSALGORITHMEN  105

7.1  VORBETRACHTUNGEN  105

7.2  TESTUMGEBUNG  106

7.3  DETERMINISTISCHE ALGORITHMEN  107

7.3.1  Sukzessive Zuweisungsalgorithmen (SZA)  107

7.3.2  Prioritätenbasierte Zuweisungsalgorithmen (PZA)  112

7.3.3  Ein neuer Algorithmus  119

7.3.4  Ergebnisse und Vergleich  125

7.4  EVOLUTIONÄRE ALGORITHMEN  126

7.4.1  Grundlagen.  126

7.4.2  Anpassungen an den „Mixed Gates“-Ansatz  127

7.4.3  Verbesserungen  129

7.4.4  Ergebnisse  130

7.5  RESULTATE DES „MIXED GATES“-ANSATZES.  135

8  KONTINUIERLICHE TECHNOLOGIE-PARAMETER.  139

8.1  ALGORITHMEN ZUR KONTINUIERLICHEN PARAMETERVERGABE  139

8.2  CLUSTERGENERIERUNG.  142

8.3  ERGEBNISSE.  145

9  ZUSAMMENFASSUNG UND AUSBLICK  149

LITERATURVERZEICHNIS.   151

ANHANG   164

Abbildungsverzeichnis

Abbildung 1-1: Grundstruktur der vorliegenden Arbeit. Die grau unterlegten Bereiche kennzeichnen den neuen Beitrag dieser Arbeit. ........................................................2

Abbildung 2-1: Feldeffektprinzip bei einem rechteckigen Leiter, über dem sich eine Gate-Elektrode befindet. Auf Grund des elektrischen Feldes E werden die freien

Elektronen beschleunigt. ...........................................................................................3

Abbildung 2-2: Atomschalenmodell, wobei das Energieniveau der Schalen ausgehend vom Atomkern größer wird. Die Zonen zwischen den Schalen können nicht von

Elektronen besetzt werden. .......................................................................................5

Abbildung 2-3: Energiediagramm eines Atomgitters. Aufgrund der Wechselwirkungen

Abbildung 2-4: Leitungsband (LB) und Valenzband (VB) in einem Leiter, Isolator und

Halbleiter...................................................................................................................6

Abbildung 2-5: Atombindungen in unterschiedlichen Halbleitern. Das Fermienergieniveau

Abbildung 2-6: Aufbau eines NMOS-Transistors (a) und Transistorsymbole (b) .............................8

Abbildung 2-7: Idealer MOS-Kondensators und zugehöriges Energiebanddiagramm. Das

Abbildung 2-8: Ladungsverteilung und Energiebanddiagramm eines NMOS-Transistors bei dem alle Anschlüsse mit GND verbunden sind [Vee00]. An der Grenzfläche zwischen Oxid und Silizium kommt es zu Bandverbiegung. .............11

Abbildung 2-9: Schema und Energiebanddiagramm eines NMOS-Transistors, bei dem sich

Abbildung 2-10: Schema und Energiebanddiagramm eines NMOS-Transistors, bei dem sich

Abbildung 2-11: Schema eines NMOS-Transistors im linearen Bereich und Sättigungsbereich [Vee00]. In beiden Bereichen hat sich ein Kanal gebildet, der eine Verbindung zwischen Source und Drain darstellt. Im

Abbildung 2-12: Stromkennlinien und Arbeitsbereiche eines NMOS-Transistor ............................. 16

Abbildung 2-13: Kapazitäten in einem MOS-Transistor................................................................... 17

Abbildung 2-14: Gate-Source- (C gs ) und Gate-Drain- (C gd ) Kapazitäten an einem CMOS-Transistor in Abhängigkeit der Drain-Source-Spannung V ds [Vee00] ................... 18

Abbildung 2-15: Short channel effect (SCE) in einem NMOS-Transistor. Der vom Gate

Abbildung 2-16: Potentiallinien in Transistoren mit großer (> 2 μm) und kleiner (< 180 nm)

Abbildung 2-17: Punchthrough, wobei die Verarmungsregionen des Drain- und des Source-Gebiets zusammenstoßen, was zu einem Stromfluss führt..................................... 22

Abbildung 2-18: Tunneling effect beim Auftreffen einer Wellenfunktion auf eine

Abbildung 2-19: Energiebanddiagramme beim band to band tunneling........................................... 24

Abbildung 2-20: Energiebanddiagramme beim Fowler-Nordheim tunneling und beim direct

tunneling................................................................................................................. 25

Abbildung 2-21: Energiebanddiagramm beim direct tunneling (ELB - Elektron tunnelt aus

Abbildung 2-22: Ladungsträgergeschwindigkeit v vs in Abhängigkeit des lateralen

elektrischen Feldes E lat zwischen Drain und Source .............................................. 26

Abbildung 2-23: Struktur eines CMOS-Gatters und Aufbau eines Inverters mit anliegender

Abbildung 2-24: Anstiegszeit t r , Abfallzeit t f der Signale an einem CMOS-Gatter und Verzögerungszeit t d des CMOS-Gatters ................................................................. 30

Abbildung 2-25: Signalübergänge und Arbeitsbereiche der Transistoren in einem Inverter, wenn das Eingangssignal von logisch ’0’ nach ’1’ übergeht. .................................31

Abbildung 2-26: Inverter INV und NOR2 mit gleicher Treiberstärke und unterschiedlichem

Abbildung 2-27: Leistungsverbrauch durch Umladevorgänge an CMOS-Gattern. Ändert sich

Abbildung 2-28: Kurzschlussstrom in einem CMOS-Inverter. Innerhalb des grauen

Abbildung 2-29: Diffusion (a) und thermionische Emission an einem MOS-Transistor (b),

Abbildung 2-30: Die fünf wichtigsten Komponenten des direct tunneling in einem MOS-

Transistor ................................................................................................................38

Abbildung 2-31: Stackeffekt bei einem NMOS-Transistorstack. Da die interne Spannung V int

Abbildung 3-1: Abstraktionsebenen im Chip-Design. Je niedriger die Abstraktionsebene

Abbildung 3-2: Retrograde well, Halo-Implantate und offset spacers in Nanometer-

Abbildung3-3: „Sleep transistor“-Ansatz und Ersatzschaltbild des sleep transistors, wenn

Abbildung 3-4: Leckstrom eines NAND3 in Abhängigkeit vom Eingangsvektor in einer

„65 nm“-Technologie [Sir02]. ................................................................................48

Abbildungsverzeichnis XII

Abbildung 3-5: Dual V th CMOS (DVTCMOS) auf Gatter- und Transistorebene. Auf Grund

Abbildung 3-6: Stack forcing, wobei durch eine Verdopplung der Transistoren der

Abbildung 3-7: Schaltung zur dynamischen Anpassung der Schwellspannung an die

Abbildung 3-8: Voltage Islands in einem „System on chip“-Design. Die Schaltung wird in

Abbildung 3-9: Dual V DD und dynamic voltage scaling. In unkritischen Pfaden können

Abbildung 4-1: Datenpfade innerhalb einer Schaltung (FF - FlipFlop bzw. Register)................... 58

Abbildung 4-2: Zu den Zeitpunkten G1_start und G2_start beginnen G 1 bzw. G 2 mit der

Abbildung 4-3: Verteilung der Pfadverzögerungszeiten t d_path , welche im Verhältnis zur

Abbildung 4-4: Verteilung der LVT-Gatter mit einem Slack t slack innerhalb

Abbildung 4-5: Anteile der HVT- und LVT-Gatter am Leckstrom für verschiedene DVTCMOS-Schaltungen (prädiktive „65 nm“-Bibliothek [Sil04c]). Die

Abbildung 4-6: RC-Modell (b) eines NOR2-Gatters (a). t RC ist die Zeitkonstante des

jeweiligen Pfades. ...................................................................................................63

Abbildung 4-7: Vergleich einer mit DVTCMOS realisierten Schaltung gegenüber der

Abbildung 4-8: Referenzschaltung zur Dimensionierung der F-MG-Gatter. Die F-MG-

Abbildung4-9: LVTO-Gattertyp und alle drei „Mixed Gates“-Gattertypen eines NOR2-

Abbildung5-1: Verwendete Testumgebung zur Bestimmung der Parameterabhängigkeit.

Abbildung 5-2: Variation der durchschnittlichen Schwellspannungen V th,N_aver und V th,P_aver

Abbildung 5-3: Relative Änderung des subthreshold leakage I sub und des gate oxide leakage I gate aller DUT bei Variation der Kanaldotierdichte N ch .............................73

Abbildung 5-4: Relative Änderung der Eingangskapazität C in aller DUT bei Variation der

Kanaldotierdichte N ch ..............................................................................................74

Abbildung 5-5: Relative Änderung der Verzögerungszeit t d aller DUT bei Variation der

Kanaldotierdichte N ch ..............................................................................................74

Abbildung 5-6: Relative Änderung des subthreshold leakage I sub und des gate oxide leakage I gate aller DUT bei Variation der Gate-Oxiddicke T ox ................................75

Abbildung 5-7: Relative Änderung der Verzögerungszeit t d aller DUT bei Variation der

Gate-Oxiddicke T ox ..................................................................................................75

Abbildung 5-8: Relative Änderung der Eingangskapazität C in aller DUT bei Variation der

Gate-Oxiddicke T ox ..................................................................................................76

Abbildung 5-9: Relative Änderung des subthreshold leakage I sub und des gate oxide leakage I gate aller DUT bei Variation der Gate-Länge L. ........................................76

Abbildungsverzeichnis XIV

Abbildung 5-10: Relative Änderung der Eingangskapazität C in aller DUT bei Variation der

Gate-Länge L.......................................................................................................... 77

Abbildung 5-11: Relative Änderung der Verzögerungszeit t d aller DUT bei Variation der

Gate-Länge L.......................................................................................................... 77

Abbildung 5-12: Relative Änderung der Verzögerungszeit t d aller DUT bei Variation der Dotierdichte N H der Halo-Implantate ..................................................................... 78

Abbildung 5-13: Relative Änderung des subthreshold leakage I sub und des gate oxide

Abbildung 5-14: Relative Änderung der Eingangskapazität C in aller DUT bei Variation der Dotierdichte der Halo-Implantate N H ..................................................................... 79

Abbildung 5-15: Gegenüberstellung des Verhältnis aus maximaler Verzögerungszeit t d und

Abbildung 5-16: Gegenüberstellung des Verhältnis

Abbildung 6-1: Aufbau und verwendete Bezeichnungen für die untersuchten

Transistorstacks beim Mehrsignalwechsel ............................................................. 85

Abbildung 6-2: Phasen bei einem Mehrsignalwechsel an einem NMOS-Stack mit vier

Abbildung 6-3: Aufbau und verwendete Bezeichnungen für die untersuchten

Transistorstacks beim Einzelsignalwechsel ........................................................... 89

Abbildung 6-4: Phasen bei einem Einzelsignalwechsel an einen Stack aus vier NMOS-

Abbildung6-5: Komponenten des gate oxide leakage in einem Transistorstack ............................ 92

Abbildung 6-6: Designregeln für einfache Transistorstrukturen, wobei die Schattierungen angeben, welche Transistoren zusammen untersucht werden. ............................... 97

Abbildung 6-7: Ablauf der Generierung einer „Mixed Gates“-Bibliothek...................................... 99

Abbildung 6-8: Transportierte Ladung beim Kurzschlussstrom für unterschiedliche

Abbildung 6-9: Störabstände sowie Grenzen der Signalpegel (a) und die entsprechenden

Abbildung 7-1: Ergebnisse der Rückwärts- und Vorwärtssuche in einer dreieckförmigen

Struktur..................................................................................................................108

Abbildung 7-2: Problem des unausgeglichenen „Slack-Leckstrom“-Verhaltens am Beispiel

einer einfachen Kette ............................................................................................109

Abbildung 7-3: Vergleich der Reduzierung des Leckstroms der ISCAS-Schaltungen bei Verwendung der SZA gegenüber der LVTO-Realisierung der Schaltung............110

Abbildung 7-4: Zuweisung der Gattertypen bei einer dreieckförmigen Struktur mit Hilfe

eines PZA..............................................................................................................113

Abbildung 7-5: Zuweisung der Gattertypen bei einer Kette aus unterschiedlichen Gattern

mit Hilfe eines PZA ..............................................................................................113

Abbildung 7-6: Problem der Wichtung der Parameter der Bewertungsfaktoren am Beispiel

einer einfachen Schaltung .....................................................................................114

Abbildung 7-7: Vergleich der Reduzierung des Leckstroms der ISCAS-Schaltungen

Abbildung 7-8: Vergleich der Reduzierung des Leckstroms zwischen dem PZA von Li und

Abbildung 7-9: Vergleichbare Rechenschritte n step des PZA von Li und des SZA-LV bei

Abbildung 7-10: Verteilung des Wertes I leak_diff der Gattertypen aller modifizierbaren Gatter

Abbildung 7-11: Verteilung des Wertes t d_diff der Gattertypen aller modifizierbaren Gatter

Abbildung 7-12: Ablauf des neuen Algorithmus für den „Mixed Gates“-Ansatz. Der HVTO-

Abbildungsverzeichnis XVI

Abbildung 7-13: Vergleich der Leckstromreduzierung des neuen Algorithmus (PZA S ) gegenüber dem besten PZA aus Abschnitt 7.3.2 .................................................. 125

Abbildung 7-14: Vergleich der Rechenschritte n step des neuen Algorithmus (PZA S )

Abbildung 7-15: Ablauf eines evolutionären Algorithmus [Sch95] ................................................ 127

Abbildung 7-16: „Mutation“ in einer „Mixed Gates“-Schaltung (H steht für HVTO-Typ, M für MG-Typ und F für F-MG-Typ) ...................................................................... 128

Abbildung 7-17: Vergleich der Reduzierung des Leckstroms des Nachkommens mit der

Abbildung 7-18: Vergleich der Reduzierung des Leckstroms des Nachkommens mit der

Abbildung 7-19: Ablauf des genetischen Zuweisungsalgorithmus ................................................. 133

Abbildung 7-20: Reduzierung der vergleichbaren Rechenschritte n step gegenüber dem

Abbildung 7-21: Gegenüberstellung der Reduzierung des Leckstroms durch den neuen

Abbildung 7-22: Reduzierung des Leckstroms gegenüber der jeweiligen LVTO-

Abbildung7-23: Reduzierung des Leckstroms durch den „Mixed Gates“-Ansatz gegenüber der jeweilige DxCMOS-Implementierung der ISCAS-Schaltungen (PZA S ) ....... 136

Abbildung 7-24: Erhöhung des dynamischen Leistungsverbrauchs einer „Mixed Gates“- Schaltunggegenüber der LVTO-Version............................................................. 137

Abbildung 7-25: Zusätzliche Reduzierung des Leckstroms I leak der „Mixed Gates“- Schaltungenbei einer Verringerung der Zielperformance um 10 %.................... 137

Abbildung 8-1: Verhältnis von Leckstrom und Verzögerungszeit am Beispiel eines AND2-und eines NOR3-Gatters bei Variation von T ox und N ch ....................................... 139

Abbildung 8-2: Ablauf des BGA-Algorithmus.............................................................................. 140

Abbildung 8-3: Ablauf des „Simulated Annealing“-Algorithmus..................................................141

Abbildung 8-4: Clustergenerierung, wobei alle Gatter eines Clusters über jeweils gleiche Werte für Nch und Tox verfügen ..........................................................................143

Abbildung 8-5: Berechung der Distanz zwischen Clustern............................................................144

Abbildung 8-6: Ablauf der Clustergenerierung..............................................................................145

Abbildung 8-7: Vergleich

Abbildung 8-8: Zusätzliche Leckstromreduzierung der kontinuierliche Parameter verglichen mit dem „Mixed Gates“-Ansatz ..........................................................146

Abbildung 8-9: Zusätzliche Reduzierung des Leckstroms, verglichen mit einer Lösung aus

zwei Clustern.........................................................................................................147

Tabellenverzeichnis

Tabelle 3-1:

Tabelle 4-1: Charakterisierung der „Mixed Gates“-Gattertypen und des LVTO-

Gattertyps ................................................................................................................64

Tabelle 6-1: Vergleich des Modells mit den Ergebnissen einer HSpice-Simulation

(C load = 15 fF, nur „low-V th /T ox “-Transistoren) beim Mehrsignalwechsel...............85

Tabelle 6-2:

Tabelle 6-3: Strom I ph2 bei unterschiedlichen Konfigurationen eines Stacks aus 4 NMOS-Transistoren (bei gleichem Start der Phase 2), (W = 2μm) ........................88

Tabelle 6-4: Strom I ph3 bei unterschiedlichen Konfigurationen eines Stacks aus 4 NMOS-Transistoren (bei gleichem Start der Phase 2), (W = 2μm) ........................88

Tabelle 6-5:

Tabelle 6-6: Gate oxide leakage I gate in einem „low-V th /T ox “-Transistor für

unterschiedliche Anschluss-Potentiale....................................................................92

Tabelle 6-7:

Tabelle 6-8: Optionen des Cadence Analog Circuit Optimizer, einem Programm zur

Dimensionierung von Transistoren .......................................................................100

Tabelle 6-9: Einige Gatter der implementierten „Mixed Gates“-Bibliothek .............................100

Tabelle 6-10:

Tabelle 7-1: Übersicht über Verwendete ISCAS-Testschaltungen ...........................................106

Tabelle 7-2: Vergleichbare Rechenschritte n step und CPU-Rechenzeit t CPU der

verschiedenen SZA ...............................................................................................111

Tabelle 7-3:

Tabellenverzeichnis XX

Tabelle 7-4:

Tabelle 7-5:

Tabelle 7-6:

Tabelle 7-7:

Tabelle 7-8: Durchschnittliche Generationenanzahl (Gener.) vier verschiedener

Konfigurationen eines evolutionären Algorithmus .............................................. 132

Tabelle 7-9:

Tabelle 8-1:

Abkürzungs- und Formelzeichenverzeichnis

- Velocity saturation index, velocity saturation index von T x , x

- Durchschnittlicher velocity saturation index aller Transistoren im Stack a stack

- Durchschnittlicher velocity saturation index aller Transistoren im Substack a sub

- Wahrscheinlichkeit für „0 zu 1“-Übergang 01

- „body bias“-Parameter, „body bias“-Parameter von T x , x

- „body bias“-Parameter für NMOS-Transistoren NMOS

- „body bias“-Parameter für PMOS-Transistoren PMOS

- Durchschnittlicher „body bias“-Parameter aller Transistoren im Stack stack

- Durchschnittlicher „body bias“-Parameter aller Transistoren im Substack sub

- Dielektrizitätskonstante des Vakuums (8,85·10 ^-12 CV ^-1 m ^-1 ) 0

- Dielektrizität des Gate-Oxids ox

- Relative Dielektrizitätszahl (für SiO 2 : r_ox = 3,9; für Si: r_Si = 11,9) r

- Dielektrizität des Siliziums Si

- DIBL-Koeffizient, DIBL-Koeffizient von T x , x

- Technologiekonstante des DIBL-Koeffizienten e

- Durchschnittlicher DIBL-Koeffizient aller Transistoren im Stack stack

- Durchschnittlicher DIBL-Koeffizient aller Transistoren im Substack sub

- Plank’sches Wirkungsquantum (6,626·10 ^-34 Js)

- Wichtungsfaktoren bei PZA x

Ileak , slack , td - Wichtungsfaktoren der entsprechenden Parameter bei PZA

- Anzahl der Nachkommen bei GA

- Anzahl der Individuen bei GA μ

μ 0 , μ n , μ p - Mobilität, Mobilität der Elektronen und der Löcher

μ Ew - Erwartungswert einer Gaußverteilten Zufallszahl

- Standardabweichung einer Gaußverteilten Zufallszahl

- Fermipotential von NMOS- Transistoren f_NMOS

- Fermipotential von PMOS-Transistoren f_PMOS

- Oberflächenpotential des Substrats sub

m , poly , s - Austrittsarbeiten des Metall, des Polysiliziums und des Substrats

- Differenz der Austrittsarbeiten des Metall und des Substrats ms

Abkürzungs- und Formelzeichenverzeichnis XVIII

- Austrittsarbeit vom Substrat zum Gate-Oxid ox

- Standardabweichung einer Gaußverteilten Zufallszahl

- Elektronenaffinität

- Wellenfunktion eines Teilchens in Abhängigkeit von Ort r und Zeit t (r,t)

- Bewertungsfaktor der PZA

- Bewertungsfaktor des Algorithmus von Name Name

- Elektronenaffinität

ACO - Cadence Analog Circuit Optimizer

ALU - Arithmetic Logical Unit

BGA - Breeder genetic algorithm

BPTM - Berkeley predictive technology models

BSIM - Berkeley simulation models

C a , C sw - Flächen- und Seitenwandkomponenten der Kapazitäten C db und C sb

C db , C sb - Drain-Bulk- und Source-Bulk-Kapazität

- Kapazitive Kopplung in einem Stack C cc

C g , C g_max - Gate-Kapazität, maximale Gate-Kapazität

C gb , C gd , C gs - Gate-Bulk, Gate-Drain, Gate-Source-Kapazität

- Gate-Drain-Kapazität eines PMOS-Transistors C gd,P

C gdo , C gso - Gate-Drain, Gate-Source-Überlappkapazität

- Eingangskapazität eines CMOS-Gatters C in

- Interne Kapazität in einem Stack C int

- Lastkapazität eines CMOS-Gatters C load

- Kapazität des Gate-Oxids C ox

- Kapazität der Verarmungsschicht C v

CMOS - Complementary metal oxid silizium

- Distanz der beiden Cluster i und j di i->j

DIBL - Drain induced barrier lowering

DTOCMOS - Dual T ox CMOS

DUT - Device under test

DVDD - Dual V DD

DVS - Dynamic voltage scaling

DVTCMOS - Dual V th CMOS

DxCMOS - Zusammenfassung von DVTCMOS und DTOCMOS

- Energieniveau E

E b

- Energie zum Aufladen einer Lastkapazität beim „0-zu-1“ Übergang am Gatteraus- E dyn_01 gang

- Energie zum Auf- und Entladen einer Lastkapazität am Gatterausgang E dyn

- Fermienergie E f

- Fermienergieniveau im Polysilizium bzw. im Metall E f_poly , E fM

- Bandlücke E g

- Kinetische Energie eines Objekts E kin

- Intrinsisches Fermienergieniveau E i

- Laterales elektrisches Feld zwischen Drain und Source E lat

- Energieniveau der unteren Grenze des Leitungsbands E L

- Energieniveaus des Leitungsbands im Polysilizium E L_poly

- Elektrisches Feld des Gate-Oxids E ox

- Elektrisches Feld über p-n-Übergang E pn

- Potentielle Energie eines Objekts bzw. einer Barriere E pot

- Energieniveau der oberen Grenze des Valenzbands E V

EDT - Edge direct tunneling

ELB, EVB - Elektronen tunneln aus dem Leitungsband bzw. dem Valenzband

- Feldstärke, bei der Sättigung der Ladungsträgergeschwindigkeit einsetzt E sat

- Frequenz des Taktsignals f clk

F-MG - „Mixed Gates“-Gattertyp mit geringer Berechnungszeit

FBB - Forward body biasing

FO4 - Fanout 4

FF - FlipFlop

- Fitness eines Individuums (GA) fit

GA - Genetischer Algorithmus

GND - Netz, das mit Masse (0 V) verbunden ist

- Gattertyp des Gatters G mit geringstem Leckstrom G lowleakage

- Bezeichnung eines Gatters G x

- Maximale Generationenzahl (SiA) g SiA_max

Abkürzungs- und Formelzeichenverzeichnis XX

HVT - Gatter bestehend aus „high-V th “-Transistoren

- Gatter bestehend aus „high-V th /T ox “-Transistoren HVTO

INV, INVf - Inverter, Inverter mit sehr geringer Verzögerungszeit

- Diffusionsstrom in einem MOS Transistor I dif

- Drain-Source-Strom I ds

- Drain-Source-Strom bei V gs = V DD . I ds0

- Strom durch den Substack in der Plateauphase I ds,sub,plateau

- Drain-Source-Strom durch T x in der Plateauphase I ds,x,plateau

- Drain-Source-Strom an NMOS- bzw. PMOS-Transistor I ds,N , I sd,P

- Idealer Sättigungsstrom I dsatn

- Gate oxide leakage I gate

- Tunnelstrom zwischen Gate und Bulk I gb

I gi , I gis , I gid - Tunnelstrom zwischen Gate und Inversionsschicht, Komponenten, die zum Source und zum Drain fließen

I gso , I gdo - Tunnelstrom zwischen den Überlappregionen zwischen Gate und Drain bzw. Source

- Summe aller Leckströme I leak

- Differenz des Leckstroms zwischen Elternindividuum und Nachkomme (SiA) I leak

Relativer Wert für I leak eines Gatters innerhalb einer Schaltung I leak_r

- Differenz der Leckströme zwischen dem aktuellen Gattertyp und dem untersuchten I leak_diff_G Gattertyp des Gatters G

- Zu addierender Wert für I leak_diff beim PZA Sill I leak_diff_add

- Maximal mögliche Differenzen des Leckstroms zweier Typen eines Gatters inner- I leak_diff_max halb einer Schaltung

- Minimal mögliche Differenzen des Leckstroms zweier Typen eines Gatters inner- I leak_diff_min halb einer Schaltung

- Relativer Wert für I leak_diff eines Gatters innerhalb einer Schaltung I leak_diff_r

- Gesamter Leckstrom paralleler „high-V th /T ox “- und „high-V th /T ox “- Transistoren I leak_mpar

- Summe aller Leckströme eines Transistors (x = 1, 2, …) I leak,x

- Strom durch den Transistor, der am längsten benötigt, um die Ladung Q startsss_x,i zu I max,startsss_x,i transportieren

- Strom durch den Transistorstack in Phase x (Mehrsignalwechsel) I phx

- Strom durch den Transistorstack in Phase x (Einzelsignalwechsel) I phxsss

- Strom zwischen p-n-Übergang I pn

- Leckstrom basierend auf punchthrough I pt

- Kurzschlussstrom I sc

- Durchschnittlicher Kurzschlussstrom I sc_aver

- Strom durch Transistorstack I stack

- Strom durch T i in der Zeit von startsss,x-1 bis startsss,x (Einzelsignalwechsel) I startsss_x,i

- Subthreshold leakage I sub

- Durchschnittlicher subthreshold leakage über alle Eingangsvektoren des Gatters I sub_aver

IVC - Input vector control

- Stromdichte J

- Stromdichte des band to band tunneling J btb

- Stromdichte des direct tunneling J dt

- Stromdichte des Fowler-Nordheim tunneling J FN

- Boltzmann Konstante (1,381·10 ^-23 J/K) k b

K 1 , K 2 - Hilfsvariablen zur Bestimmung von I gate

- Gate-Länge L

- effektive Gate-Länge L eff

L d , L s - Länge der Drain- und Source-Gebiete

L do , L so - Länge der Überlappregionen des Gates über Drain bzw. Source

LE - Logical effort

LVB - Löchern tunneln aus dem Valenzband

- Gatter bestehend aus „low-V th “-Transistoren LVT

- Gatter bestehend aus „low-V th /T ox “-Transistoren LVTO

- Anzahl aller Gattertypen eines Gatters m

- effektive Elektronenmasse m e

MG - „Mixed Gates“-Gattertyp mit mittlerer Berechnungszeit

MLV - Minimum leakage vector

MTCMOS - Multi threshold CMOS

- Kurzform für (N - i) n -i

- Anzahl aller Gatter, Anzahl aller Netze n G , n N

n H , n L - Anzahl aller „high-V th /T ox “- und „low-V th /T ox “-Transistoren

- Anzahl aller mutierbaren Gatter einer Schaltung n G_mut

- Intrinsische Ladungsträgerdichte n i

- Betroffene Pfadanzahl (Summe aller Pfade, in denen sich das untersuchte Gatter n P

- Relativer Wert für n P eines Gatters innerhalb einer Schaltung n P_r

- Zu addierender Wert für n P beim PZA Sill n P_add

n P_max , n p_min - Maximaler und minimaler Wert für n p eines Gatters innerhalb eines Schaltung

- Anzahl vergleichbarer Rechenschritte eines Algorithmus n step

- Ladungsträgerdichte (Ladungsträger je m³) N

- Dotierdichte im Kanal N ch

- Effektive Dotierdichte im Kanal N ch_eff

- Dotierdichte der „high-V th /T ox “-Transistoren N ch_HVTO

- Dotierdichte der „low-V th /T ox “-Transistoren N ch_LVTO

- Dotierdichte N D

N Da , N Dd - Dotierdichte der Akzeptoren und Donatoren

- Störabstand für logisch ’1’ N mh

- Störabstand für logisch ’0’ N ml

- Dotierdichte der Halo-Implantate N H

P c , P v - Technologieparameter des „alpha power law“-Modells

P c,x , P v,x - Technologieparameter des „alpha power law“-Modells von T x

P c,stack , P v,stack - Durchschnittswerte von P c , P v aller Transistoren im Stack

P c,sub , P v,sub - Durchschnittswerte von P c , P v aller Transistoren im Substack

- Dynamischer Leistungsverbrauch P dyn

- Leistungsverbrauch durch Leckströme P leak

- Leistungsverbrauch durch Kurzschlussströme P sc

PDN, PUN - Power down network, power up network

PZA - Prioritätenbasierten Zuweisungsalgorithmen

- PZA von Name PZA Name

- Wahrscheinlichkeit für den Aufenthaltsort r zum Zeitpunkt t eines Teilchens p(r,t)

- Mutationswahrscheinlichkeit eines Genotypen (GA) p mut

- Rekombinationswahrscheinlichkeit (GA) p rekom

- Wahrscheinlichkeit, mit der Nachkomme als neues Elternindividuum gewählt wird p SiA (SiA)

- Wahrscheinlichkeit, mit welcher einer Gattertyp eines Gatters bei einer Mutation p type gewählt wird (GA)

- Spezifische Elektronen Ladung (-1,602 10 ^-19 C) q

- Ladung Q

- Ladung im Kanal Q ch

Q diffsss_x,i

Q diff,phxsss,i

- Ladung, die in der Phase x vom Gatterausgang entladen wird (Einzelsignalwechsel) Q diff,phxsss,out

- Ladung an der Grenzfläche zwischen Oxid und Substrat Q ox

- Transportierte Ladung während der Phase x (Mehrsignalwechsel) Q phx

- Ladung am Ausgang des Gatters zu Beginn der Entladung (Mehrsignalwechsel) Q start

Q startsss_x,i

- Ladung in der Verarmungsschicht Q v

Q v,th

- Widerstand des leitenden Transistorkanals R ds

RBB - Reverse body biasing

RSCE - Reverse short channel effect

SCE - Short channel effects

SiA - Simulated annealing

- Schwellspannungs-Schwingkoeffizient s th

- Silizium Si

- Siliziumdioxid SiO 2

- Subthreshold slope S sub

SZA - Sukzessive Zuweisungsalgorithmen

SZA-LR - SZA Initialisierung mit „low leakage“-Gattertypen und Rückwärtssuche

SZA-LV - SZA Initialisierung mit „low leakage“-Gattertypen und Vorwärtssuche

SZA-SR - SZA Initialisierung mit den schnellsten Gattertypen und Rückwärtssuche

SZA-SV - SZA Initialisierung mit den schnellsten Gattertypen und Vorwärtssuche

- Laufzeit eines Algorithmus auf einem Rechner t CPU

- Maximale Verzögerungszeit eines CMOS-Gatters t d

- Maximale Verzögerungszeit der aktuellen Implementierung einer Schaltung t d_design

- Maximal mögliche Verzögerungszeit einer Schaltung über alle Implementierungen t d_design_max

- Minimal mögliche Verzögerungszeit einer Schaltung über alle Implementierungen t d_design_min

Abkürzungs- und Formelzeichenverzeichnis XXIV

- Maximale Verzögerungszeit der aktuellen Implementierung eines Pfads t d_path

- Maximale Verzögerungszeit des LVTO-Gattertyps t d_LVTO

- Maximale Verzögerungszeit des HVTO-Gattertyps t d_HVTO

- Maximale Verzögerungszeit des MG-Gattertyps t d_MG

- Maximale Verzögerungszeit des F-MG-Gattertyps t d_F-MG

- Verzögerungszeit einer Schaltung aus parallelen „high-V th /T ox “- und „high-V th /T ox “- t d_mpar Transistoren

- Verzögerungszeit einer Schaltung aus parallelen „high-V th /T ox “- Transistoren t d_mpar_HVTO

- Verzögerungszeit eines Stacks (Mehrsignalwechsel) t d.ms

- Differenz der Berechungszeiten zwischen dem aktuellen Gattertyp und dem unter- t d_diff_G suchten Gattertyp des Gatters G

- Zu addierender Wert für t d_diff beim PZA Sill t d_diff_add

- Maximal mögliche Differenz der Berechungszeit zweier Typen eines Gatters inner- t d_diff_max halb einer Schaltung

- Minimal mögliche Differenz der Berechnungszeit zweier Typen eines Gatters in- t d_diff_min nerhalb einer Schaltung

- Relativer Wert für t d_diff eines Gatters innerhalb einer Schaltung t d_diff_r

- Relativer Wert für t d eines Gatters innerhalb einer Schaltung t d_r

- Verzögerungszeit einer Referenzschaltung mit einem F-MG-Gatter t d_test_F-MG

- Verzögerungszeit einer Referenzschaltung mit einem LVTO-Gatter t d_test_LVTO

- Abfall- und Anstiegszeit eines Signals t f , t r

- Dauer der Phase x (Mehrsignalwechsel) t phx

- Dauer der Phase x (Einzelsignalwechsel) t phxsss

- Zeitkonstante des RC-Modells t rc

- Referenzzeit t ref

t slack , t slack_Gx - Slack und Slack des Gatters G x

- Zu addierender Wert für t slack beim PZA Sill t slack_add

t slack_aver_design - Durchschnittlicher Slack aller Gatter einer Schaltung

- Slack einer Schaltung t slack_design

- Slack, bei welchem der LVT-Gattertyp in den HVT-Gattertyp gewandelt werden t slack_LH ’ kann

- Slack, bei welchem der LVTO-Gattertyp in den HVTO-Gattertyp gewandelt wer- t slack_LH den kann

- Relativer Wert für t slack eines Gatters innerhalb einer Schaltung t slack_r

- Flankensteilheit des Signals (identisch mit t r oder t f ) t slope

- Zeit, nach der T x leitend wird (Mehrsignalwechsel) t start,x

- Zeit, nach der T x leitend wird (Einzelsignalwechsel) t startsss,x

- Zeit zwischen den Zeitpunkten startsss,x-1 und startsss,x-1 (Einzelsignalwechsel) t startsss_x

- Temperatur T

T d , T s - Dicke der Drain- und Source-Gebiete

- Dicke der Halo-Implantate T H

- Dicke der Gate-Oxidschicht T ox

- Oxid-Dicke der „high-V th /T ox “-Transistoren T ox_HVTO

- Höchster Transistor in einem Stack T n

- Niedrigster Transistor im Stack T 1

T n-x

- Breite eines Potenialwalls T pw

T P , T N - Bezeichnung eines PMOS- bzw. NMOS-Transistors

- Transmissionsgrad Tr

- Maximaler Wert der SiA-Temperatur T SiA_max

- Bezeichnung eines Transistors ( x = 1, 2, … ) T x

- Zeitpunkt

- Zeitpunkt, an dem das Eingangssignal beginnt, seinen Pegel zu ändern 0

- Zeitpunkt, an dem das Ausgangssignal V DD /2 erreicht (Mehrsignalwechsel) end

- Zeitpunkt, an dem das Ausgangssignal V DD /2 erreicht (Einzelsignalwechsel) endsss

- Zeitpunkt, an dem die Phase x endet (Mehrsignalwechsel) end,phx

- Zeitpunkt, an dem die Phase x endet (Einzelsignalwechsel) end,phxsss

- Zeitpunkt, an dem G x die Berechnung beendet hat Gx_end

- Zeitpunkt, an dem G x mit einer Berechnung beginnt Gx_start

- Zeitpunkt, an dem der gesamte Transistorstack leitend wird (Mehrsignalwechsel) start,stack

Zeitpunkt, an dem der gesamte Transistorstack leitend wird (Einzelsignalwechsel) start,stacksss

- Zeitpunkt, an dem T x leitend wird (Einzelsignalwechsel) startsss,x

- Zeitpunkt, an dem das Eingangssignal die V DD /2 überschritten hat VDD/2

- Zeitpunkt, an dem das Eingangssignal V DD erreicht hat VDD

- Ladungsträgergeschwindigkeit v

- Ladungsträgergeschwindigkeitskonstante (2.2·10 ⁷ m/s) v norm

Abkürzungs- und Formelzeichenverzeichnis XXVI

- Ladungsträgergeschwindigkeit unter Berücksichtigung der velocity saturation v vs

VDD - Netz, das mit der Betriebsspannung verbunden ist

- Betriebsspannung V DD

- Diffusionsspannung V dif

V dsat,N ,V dsat,P - Parameter des „alpha power law“-Modells für NMOS- bzw. PMOS-Transistoren

- Drains-Source-Spannung bei V gs = V DD V ds0

- „Punchthrough“-Spannung V ds _ pt

- Kurzform für V DD - V th,x V DT,x

- Durchschnittlicher Wert für V DT aller Transistoren im Substack V DT,sub

- Flachbandspannung V fb

- Potential des Gate V g

V d , V s , V b - Potentiale von Drain, Source und Bulk

- Drain-Potential, bei dem T x aus dem Sättigungsbereich in den linearen Bereich ü- V d,lin,x bergeht

V gs , V gd , V gb - Gate-Source-, Gate-Drain-, Gate-Bulk-Spannung

V ds , V bs - Drain-Source-, Bulk-Source-Spannung

- Gate-Source-Spannung an NMOS- bzw. PMOS-Transistor V gs,N , V gs,P

- Drain-Source-Spannung an NMOS- bzw. PMOS-Transistor V ds,N , V ds,P

- Gate-Drain-Spannung an NMOS- bzw. PMOS-Transistor V gd,N , V gd,P

- Durchschnittliche Gate-Source-Spannung von T x in Phase x (Mehrsignalwechsel) V gs,x,phx

- Durchschnittlicher Wert für V gs von T i in der Zeit von startsss,x-1 bis startsss,x V gs,startsss_x,i

- Minimal sicher als ’1’ erkannte Eingangsspannung V ih

- Maximal sicher als ’0’ erkannte Eingangsspannung V il

- Spannung des Eingangssignals V in

- Durchschnittliche Eingangsspannung in Phase x (Mehrsignalwechsel) V in,phx

- Spannung des Eingangssignals, bei der T x leitend wird (Mehrsignalwechsel) V in,start,x

- Spannung des Eingangssignals, bei der T x leitend wird (Einzelsignalwechsel) V in,startsss,x

- Spannung des Eingangssignals, bei der der gesamte Stack leitend wird V in_start

- Potential des internen Knotens i in einem Stack (Knotenpotential) V int,i

- Potential des internen Knotens i am Ende der Phase x V int,phxsss,i

- Knotenpotential, wenn der Transistor, dessen Source-Anschluss mit dem Knoten V int,startsss,x

verbunden ist, leitend wird (Einzelsignalwechsel)

- Potential des internen Knotens i, wenn T x leitend wird (Einzelsignalwechsel) V int,startsss_x,i

V int_aver,startsss_x,i - Durchschnittliches Potential des internen Knotens i in der Zeit von startsss,x-1 bis startsss,x (Einzelsignalwechsel)

V int,i,vdd/2sss

- Knotenpotential im isolierten Zustand V int,x,isolated

- Plateaupotential V p

- Minimal sicher als ’1’ generierte Ausgangsspannung V oh

- Maximal sicher als ’0’ generierte Ausgangsspannung V ol

- Spannung des Ausgangssignals V out

- Spannung des Ausgangssignals am Ende der Phase x (Mehrsignalwechsel) V out,phx

- Spannung des Ausgangssignals am Ende der Phase x (Einzelsignalwechsel) V out,phxsss

- Durchschnittliche Spannung des Ausgangssignals in Phase x (Mehrsignalwechsel) V out_aver,phx

- Durchschnittliche Spannung des Ausgangssignals in Phase x (Einzelsignalwechsel) V out_aver,phxsss

- Durchschnittliches Source-Potential aller Transistoren im Stack in Phase x (Mehr- V s,stack,phx signalwechsel)

V s,stack,phxsss

- Durchschnittliches Source-Potential aller Transistoren im Substack V s,sub

- Durchschnittliches Source-Potential von T x in Phase x (Mehrsignalwechsel) V s,x,phx

- Source-Potential von T x , wenn dieser leitend wird V s_start,x

- Schaltschwelle V sw

VTCMOS - Variable threshold voltage CMOS

- Schwellspannung V th

- Schwellspannungen in Transistoren mit L > 2 μm V th ’

- V th ’ von T x V th,x ’

- Durchschnittlicher Wert für V th ’ aller Transistoren im Stack V th,stack ’

- Durchschnittlicher Wert für V th ’ aller Transistoren im Substack V th,sub ’

- Schwellspannungen bei V bs = 0 V th0

- Auswirkung des „body bias“-Effekts auf V th V th,body

- Auswirkungen der RSCE auf V th V th,RSCE

- Auswirkung der SCE auf V th V th,SCE

V th,N , V th,P - Schwellspannung eines NMOS- bzw. PMOS-Transistors

- Schwellspannung von T x V th,x

- Durchschnittliche Schwellspannung eines NMOS-Transistors V th,N_aver

Abkürzungs- und Formelzeichenverzeichnis XXVIII

- Durchschnittliche Schwellspannung eines PMOS-Transistors V th,P_aver

- Durchschnittliche Schwellspannung aller Transistoren im Stack in Phase x (Mehr- V th,stack,phx signalwechsel)

- Durchschnittliche Schwellspannung aller Transistoren im Stack in Phase x (Einzel- V th,stack,phxsss signalwechsel)

- Durchschnittlicher Wert für V th von T i in der Zeit von startsss,x-1 bis startsss,x V th,startsss_x,i

- Durchschnittliche Schwellspannung aller Transistoren im Substack in der Plateau- V th,sub,plateau phase

- Durchschnittliche Schwellspannung von T x in Phase x (Mehrsignalwechsel) V th,x,phx

- Gate-Breite, Gate-Breite von T x W, W x

- Breite der Grenzfläche zwischen Drain-Gebiet und Substrat W dsub

W N ,W P - Gate-Breite eines NMOS- bzw. PMOS-Transistors

W f (E) - Fermiverteilung

- Gate-Breite des Ersatztransistor aller Transistoren im Linearbereich im Substack W sub

- Gate-Breite des Ersatztransistor aller Transistoren im Linearbereich im Stack W stack

- Dicke der Verarmungsschicht x v

x v_d , x v_s - Dicke der Verarmungsschicht unter den Drain- und Source-Gebieten

- Maximale Dicke der Verarmungsschicht x v_max

1 Einleitung

Seit mehr als vier Jahrzehnten entwickelt sich die Mikroelektronik in hohem Tempo. Die Leistungsfähigkeit heutiger Personal Computer (PC), Notebooks, Handys, PDAs, Spielkonsolen etc. übertrifft alle Vorhersagen aus den Anfängen der Mikroelektronik in den 60er Jahren. Eine immer wieder strapazierte Faustregel, welche diese Entwicklung jedoch hervorragend beschreibt, ist dabei das Moore’sche Gesetz [Moo65]. Dieses besagt, dass sich die Integrationsdichte elektronischer Schaltkreise etwa alle 18 Monate verdoppelt. Das bedeutet, alle 1,5 Jahre verzweifacht sich die Anzahl der Schaltkreise auf einem Chip, was mit einem kontinuierlichen Performance-Anstieg der Systeme einhergeht.

Diese rasante Entwicklung hat jedoch auch ihren Preis. Gordon Moore hatte ebenfalls 1965 noch vorausgesagt, dass der Energieaufwand im Gegensatz zur Integrationsdichte nicht ansteigt [Moo65]. Dies hat sich jedoch seit Anfang der 90er Jahre geändert. So vergrößert sich mit jeder neuen Generation neben der Performance auch der Energieverbrauch der integrierten Systeme. Dies zeigt sich beispielsweise an immer aufwendigeren Kühlsystemen. Und auch in der Energiepolitik spielt der Energieverbrauch der technischen Geräte eine große Rolle. So betrug im Jahr 2001 der Anteil der Informations- und Kommunikationstechnologie (IuK) am gesamten Energieverbrauch der Bundesrepublik Deutschland über 7 % [Enrw01]. Auch für mobile Anwendungen ist der Energieverbrauch ein wichtiger Parameter. Dabei gilt, je mehr Energie ein mobiles System verbraucht, umso geringer ist deren Einsatzdauer. Gleichzeitig steigt der Aufwand, der in die Energieversorgung gesteckt werden muss. Dies führt wiederum zu großen und schweren Geräten, welche für viele mobile Anwendungen ungeeignet sind.

Bis vor kurzem wurde der Energieverbrauch der in CMOS gefertigten integrierten Schaltungen (IC ¹ ) fast ausschließlich durch die Leistungsaufnahme im aktiven Zustand bestimmt. Dabei gilt, dass jede logische Operation innerhalb eines ICs mit einem Schaltvorgang verbunden ist, welcher zu einer Leistungsaufnahme führt. Daher wird dieser Verbrauch auch als dynamischer Leistungsverbrauch bezeichnet. Durch die fortschreitende Miniaturisierung der ICs ist in den letzten Jahren jedoch eine weitere Komponente hinzugekommen. Hierbei handelt es sich um den Leistungsverbrauch durch die so genannten Leckströme, welche auf Grund der geringen Abmaßen der Schaltelemente entstehen. Diese Leckströme fließen sowohl im aktiven Zustand als auch im Ruhezustand der Systeme und sorgen somit für einen konstanten Grundleistungsverbrauch. Dabei ist zu beobachten, dass der Anteil der Leckströme am gesamten Leistungsverbrauch stetig steigt [Kim03, Itrs06]. So prognostizierte inzwischen auch Gordon Moore, dass der Leckstrom einer der begrenzenden Faktoren für zukünftige Technologien sein wird [Moo03]. Diese Prognose bewahrheitet sich schon in aktuellen Systemen, denn dort verursachen die Leckströme bis zu 50 % des gesamten Energieverbrauchs [Bor05]. Somit sind Ansätze zur Reduzierung der Leckströme dringend notwendig.

Das Ziel dieser Arbeit ist die Generierung und Analyse eines Ansatzes zur Verringerung der Leckströme in Nanometer-Technologien. In diesen Technologien betragen die kleinsten Strukturgrößen weniger als 100 nm, das entspricht in etwa dem Tausendstel der Breite eines Haares. Dadurch müssen in Nanometer-Technologien Effekte beachtet werden, die bei bisherigen Strukturgrößen vernachlässigt

¹ engl.: integrated circuits

1 Einleitung 2

werden konnten. Aus diesem Grund beschäftigt sich das Kapitel 2 der vorliegenden Arbeit mit den Grundlagen der CMOS-Technologie und den Effekten in Nanometer-Technologien. Basierend auf den erarbeiteten Grundlagen werden im gleichen Kapitel die Auswirkungen auf den Leistungsverbrauch beschrieben. In Kapitel 3 werden bekannte Ansätze zur Reduzierung der Leckströme vorgestellt und verglichen. Dabei werden auch zwei Techniken präsentiert, welche den Leckstrom mittels gezielter Substitution durch Elemente, welche über einen geringen Leckstrom verfügen, reduzieren. Bei diesen Ansätzen bleibt die Performance der Schaltungen konstant. Aufbauend auf diesen Ansätzen wird in Kapitel 4 eine neue Erweiterung dieser Technik vorgestellt, der so genannte „Mixed Gates“-Ansatz. Dieser neue Ansatz wird in den darauffolgenden Kapiteln 5 bis 7 von verschiedenen Seiten betrachtet und diskutiert. Das Ziel ist dabei, alle relevanten Randparameter eines Ansatzes zur Leckstromreduzierung in Nanometer-Technologien zu untersuchen. So werden in Kapitel 5 Technologieparameter analysiert, welche die Performance und den Leckstrom der Schaltelemente der ICs beeinflussen. An-hand dieser Analysen werden Empfehlungen für zukünftige Technologien erarbeitet. Anschließend erfolgt in Kapitel 6 die Entwicklung einer Bibliothek mit den logischen Bausteinen einer integrierten Schaltung. Erst diese Bibliothek ermöglicht den umfangreichen Einsatz des vorgestellten Ansatzes. Da heutige Bibliotheken einen immensen Umfang haben und aus über Tausend Elementen bestehen, ist hierbei das Hauptkriterium die Erarbeitung einfacher Designregeln. Um jedoch diese Bibliothek einsetzen zu können, bedarf es spezieller Algorithmen, die eine Analyse der Schaltungen vornehmen. Daher befasst sich Kapitel 7 mit diesen Algorithmen und stellt unterschiedliche Ansätze vor. Ferner wird ein neuer Algorithmus vorgestellt, der den unterschiedlichen Anforderungen des vorgestellten Ansatzes gerecht wird. Vor der abschließenden Zusammenfassung in Kapitel 9 kommt es in Kapitel 8 zu theoretischen Betrachtungen, welche maximale Reduzierung des Leckstroms mit dem vorgestellten Ansatz möglich ist. Die gesamte Struktur der Arbeit ist in Abbildung 1-1 grob zusammengefasst. Dabei kennzeichnen und gruppieren die grau unterlegten Bereiche den neuen Beitrag durch diese Arbeit.

Abbildung 1-1: Grundstruktur der vorliegenden Arbeit. Die grau unterlegten Bereiche kennzeichnen den neuen Beitrag dieser Arbeit.

2 Grundlagen der CMOS-Technologie

In diesem Kapitel erfolgt eine Einführung in die Grundlagen der CMOS-Technologie. Diese bildet noch immer die Basis für einen Großteil aller integrierten Schaltungen. Aufbauend auf diesen Erläuterungen erfolgt eine Einführung in die Effekte heutiger Nanometer-Technologien mit Strukturgrößen unter 100 nm. Zusätzlich erfolgen in diesem Kapitel Ausführungen zum Leistungsverbrauch in CMOS-Schaltungen. Es ist zu beachten, dass die in diesem Kapitel vorgestellten Grundlagen eine wichtige Voraussetzung für das Verständnis der Leckströme in Nanometer-Technologien sind. Darüber hin sind diese Grundlagen zur Erläuterung der Ansätze zur Leckstromreduzierung notwendig.

2.1 Der MOS-Transistor

Der MOS-Transistor ist das Grundelement der CMOS-Technologien. Das Akronym MOS steht hierbei für metal oxide semiconductor ¹ , den Materialen der ersten MOS-Transistoren.

2.1.1 Das Feldeffektprinzip

Die fundamentale Basis für die Arbeitsweise der MOS-Transistoren ist das Feldeffektprinzip, womit die MOS-Transistoren zur Gruppe der Feldeffekttransistoren (FET) gehören. Dieses Prinzip beruht auf der Anwendung eines elektrischen Feldes zur Kontrolle der Leitfähigkeit eines Leiters. Abbildung 2-1 verdeutlicht dies. Es ist ein als Kanal bezeichneter rechteckiger Leiter dargestellt. Dieser besitzt die Länge ² L und die Breite ³ W. Weiterhin stellen die freien Elektronen innerhalb des Kanals die mobilen Ladungsträger dar. Durch das Anlegen eines elektrischen Feldes der Stärke E horizontal zum Kanal, werden die freien Elektronen auf eine Geschwindigkeit v beschleunigt. Dabei verläuft der Richtungs-vektor von v entgegengesetzt zur Richtung des elektrischen Feldes.

Abbildung 2-1: Feldeffektprinzip bei einem rechteckigen Leiter, über dem sich eine Gate-Elektrode befindet. Auf Grund des elektrischen Feldes E werden die freien Elektronen beschleunigt.

¹ dt.: Metalloxid-Halbleiter

² engl.: length

³ engl.: width

2.1 Der MOS-Transistor 4

Es gilt:

(2.1) v E

n

Hierbei gibt μ n die Mobilität der Elektronen an. Die resultierende Stromdichte J ergibt sich aus dem Produkt der durchschnittlichen Elektronengeschwindigkeit und der Dichte N der mobilen Ladungsträger. Dabei gibt N die Anzahl der Ladungsträger pro m³ an.

(2.2) J N v qQ E

n

Hierbei bezeichnet Q die Anzahl der freien Elektronen pro m³ und q die spezifische Elektronenladung ¹ . Parallel zum Kanal befindet sich eine Elektrode, welche als Gate bezeichnet wird und durch einen Isolator mit der Dicke ² T is vom Kanal getrennt ist. Das eigentliche Feldeffektprinzip zeigt sich, wenn an der Gate-Elektrode das Potential V g angelegt wird. In diesem Fall kommt es zu einer Änderung der Ladungsträgerdichte N im Kanal und damit zu einer Beeinflussung der Stromdichte J. Somit ist J abhängig vom der Spannung V g . Um dieses Verhalten zur erzeugen, müssen so genannte Halbleiter eingesetzt werden, welche im Folgenden vorgestellt werden.

2.1.2 Halbleiter

Feste Materialen können bezüglich ihrer elektrischen Leitfähigkeit in Leiter, Halbleiter und Isolatoren gruppiert werden. Dies kann mit Hilfe des atomaren Schalenmodells und des Energiebanddiagramms verdeutlicht werden. Das Schalenmodell eines Atoms stellt gegenüber dem komplexeren Orbitalmodell [Tip03] eine Vereinfachung dar, genügt aber den weiteren Betrachtungen. Das Schalenmodell besagt, dass sich die Elektronen innerhalb definierter Energieniveaus um den Atomkern bewegen (siehe Abbildung 2-2). Diese Energieniveaus werden als Schalen bezeichnet. Des Weiteren besteht der Atomkern aus Protonen und Neutronen. Im Gegensatz zum Bohr’schen Atommodell [Boh24] wird der Aufenthaltsort der Elektronen jedoch nur über eine Wahrscheinlichkeitsfunktion angegeben. Zwischen den Schalen, die nur eine begrenzte Anzahl von Elektronen aufnehmen können, existieren verbotene Energiebereiche. Diese können von den Elektronen nicht eingenommen werden.

Das Energiebanddiagramm ist ein Modell zur Veranschaulichung der Energiezustände in idealen Einkristallen, in denen die Atome ein homogenes Gitter bilden. Auf Grund der Wechselwirkungen zwischen den Atomen kommt es bei Elektronen mit gleichem Energieniveau zu einer leichten Verschiebung der Energieniveaus. Dies basiert auf dem Pauli’schen Ausschlussprinzip, welches die Anzahl benachbarter Elektronen mit gleichem Energieniveau auf zwei begrenzt [Pau77]. Die dicht beieinander liegenden Energieniveaus resultieren in Energiebändern, zwischen denen ebenfalls verbotene Zonen existieren. Auch diese können von den Elektronen nicht eingenommen werden (siehe Abbildung 2-3) [Sch05, Mar06]. Je weiter die Energiebänder vom Atomkern entfernt sind, desto geringer ist die Bindung der Elektronen an den Atomkern. In Abbildung 2-3 ist diese Bindung an den Atomkern durch Potentialtöpfe schematisch dargestellt. Es gilt, je freier die Elektronen sind, desto eher können sie Bindungen mit anderen Atomen eingehen.

¹ q = -1,602 10 ^-19 C

² engl.: thickness

Somit haben die beiden äußersten Bänder den größten Einfluss auf das physikalische und chemische Verhalten des Kristalls. Diese Bänder werden als Valenzband bzw. als Leitungsband bezeichnet. Dabei hat das Valenzband das höchste Energieniveau, welches die Elektronen beim absoluten Nullpunkt (T = 0 °K) einnehmen können. Beide Bänder sind durch eine verbotene Zone getrennt, welche auch als forbidden gap oder Bandlücke E g bezeichnet wird (siehe Abbildung 2-3). Ferner gilt, dass Elektronen im Valenzband noch an das Atom gebunden sind. Daher befindet sich das Valenzband innerhalb der Potentialtöpfe in Abbildung 2-3. Dagegen sind Elektronen im energetisch darüber liegenden Leitungs-band frei beweglich. Des Weiteren kann das Valenzband bezüglich der enthaltenen Elektronen teil-

Abbildung2-3: Energiediagramm eines Atomgitters. Aufgrund der Wechselwirkungen zwischen den Atomen entstehen Energiebänder, in denen sich die Elektronen bewegen können. Die Potentialtöpfe zeigen schematisch die Bindung der Elektronen an den Atomkern.

Dabei gilt, dass ein voll besetztes Energieband keine weiteren Elektronen aufnehmen kann, während sich in einem unbesetzten Band keine Elektronen befinden.

Die eingangs erwähnte Unterteilung in Leiter, Isolatoren und Halbleiter ergibt sich aus dem Abstand des Valenz- und Leitungsbandes. Bei einem Leiter überlagern sich beide Bänder, so dass sich schon Elektronen im Leitungsband befinden, die der elektrischen Leitfähigkeit dienen (siehe Abbildung 2-4a). In einem Isolator ist das Leitungsband unbesetzt und die Bandlücke in der Größenordnung um ¹ ) (siehe Abbildung 2-4b). Daher ist die notwendige Energie, wel-10 eV (bspw. E g = 9 eV bei SiO 2

che die Elektronen im Valenzband für den Übergang ins Leitungsband aufnehmen müssen, sehr groß. Dies führt zu einem sehr hohen spezifischen Widerstand, was einer geringen Leitfähigkeit entspricht. Bei einem Halbleiter ist die Bandlücke kleiner als 3 eV (bspw. E g = 1,1 eV bei Silizium). Es ist daher möglich, durch Hinzuführen thermischer Energie Elektronen aus dem Valenzband ins Leitungsband zu überführen (siehe Abbildung 2-4c). Die Wahrscheinlichkeit, mit der sich ein Elektron mit dem Energieniveau E bei einer Temperatur T innerhalb des Valenz- oder des Leitungsbandes befindet, wird dabei mit der Fermiverteilung W f (E) [Fer56] angegeben, welche lautet:

E f ist hierbei die Fermienergie und k b die Boltzmann Konstante ² . Je größer der Wert W f (E) ist, umso größer ist die Wahrscheinlichkeit, dass sich das Elektron im Valenzband befindet. Es gilt:

¹ SiO 2 : chem. Formelzeichen für Siliziumdioxid

² k b = 1,381·10 ^-23 J/K